WEKO3
アイテム
クラスタベースFPGAにおけるスモールワールドネットワーク化配線構造の評価(高速化技術)
http://hdl.handle.net/2298/18838
http://hdl.handle.net/2298/1883815459071-b8fe-4b68-9dbb-2b3e5bad2c48
| 名前 / ファイル | ライセンス | アクション |
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110006624723.pdf (679.3 kB)
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| Item type | 学術雑誌論文 / Journal Article(1) | |||||
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| 公開日 | 2011-05-13 | |||||
| タイトル | ||||||
| タイトル | クラスタベースFPGAにおけるスモールワールドネットワーク化配線構造の評価(高速化技術) | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| キーワード | ||||||
| 主題 | FPGA, 配線遅延, 配線構造, スモールワールドネットワーク, Wire delay, Routing Structure, Small-World Network | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||
| 資源タイプ | journal article | |||||
| 著者 |
西岡, 勇蔵
× 西岡, 勇蔵× 飯田, 全広× 末吉, 敏則 |
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| 別言語の著者 |
Nishioka, Yuzo
× Nishioka, Yuzo× 飯田, 全広× Sueyoshi, Toshinori |
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| 内容記述 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | ディープサブミクロンプロセスの時代に入り,集積回路内の遅延はスイッチング遅延より配線遅延が支配的になってきている.そのため,大量の配線リソースを持つFPGAは,製造プロセスの微細化によって受ける恩恵よりも,配線遅延の増大という問題によって性能向上が阻害されている.この問題を解決するため,我々はスモールワールドネットワークと呼ばれるグラフ理論をFPGA配線構造に適用した新しい配線構造を提案している.提案配線構造は配線遅延の削減を目的としており,従来の規則的な配線構造にショートカットの役割を果たす配線をランダムに少量追加する.これまでに我々は単一LUTの論理ブロックを持つFPGAにおいて提案配線構造による遅延の削減を確認した.本稿では,クラスタベースのFPGAを対象として,提案配線構造の評価を行う.その結果,従来の配線構造で遅延の改善が可能な回路に対して,提案配線構造ではクリティカルパス遅延を削減し,クラスタベースFPGAにおいても提案配線構造の効果が確認できた. | |||||
| 内容記述 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | In deep sub-micron process, the wire delay exceeds the switching delay. The wire delay is dominant in the total delay. FPGA receicves a benefit by using new process technologies. However, the problem of the wiring delay is influential more than it. FPGA device has a lot of wire make matter worse. For these reasons, performance advances is obstructed in FPGA. In order to solve it, we propose a new routing structure which apply the Small-World Network to FPGA routing structure. It reduces the wire delay by adding a few random wires to regular routing structure. Our routing structure achieved the reduction of the delay in the architecture without cluster based FPGAs before now. In this paper, we evaluate our routing structure for cluster based FPGA. As a result, our routing structure also reduced the critical path delay for some circuits which can expect an improvement in cluster based FPGAs. | |||||
| 書誌情報 |
情報処理学会研究報告. SLDM, [システムLSI設計技術] 巻 2008, 号 2, p. 19-24, 発行年 2008-01-16 |
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| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AA11451459 | |||||
| 権利 | ||||||
| 権利情報 | 一般社団法人情報処理学会 | |||||
| 情報源(ISSN) | ||||||
| 関連名称 | 09196072 | |||||
| フォーマット | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | application/pdf | |||||
| フォーマット | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | application/pdf | |||||
| 形態 | ||||||
| 値 | 58391 bytes | |||||
| 形態 | ||||||
| 値 | 679252 bytes | |||||
| 著者版フラグ | ||||||
| 出版タイプ | VoR | |||||
| 出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||
| 日本十進分類法 | ||||||
| 主題Scheme | NDC | |||||
| 主題 | 548 | |||||
| その他の言語のタイトル | ||||||
| その他のタイトル | Evaluation of the Small-World Network Routing Structure for Cluster Based FPGAs | |||||
| タイトル（ヨミ） | ||||||
| その他のタイトル | クラスタ ベース FPGA ニ オケル スモール ワールド ネットワークカ ハイセン コウゾウ ノ ヒョウカ : コウソクカ ギジュツ | |||||
| 出版者 | ||||||
| 出版者 | 一般社団法人情報処理学会 | |||||
| 資源タイプ | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 論文(Article) | |||||
| 資源タイプ・ローカル | ||||||
| 値 | 雑誌掲載論文 | |||||
| 資源タイプ・NII | ||||||
| 値 | Journal Article | |||||
| 資源タイプ・DCMI | ||||||
| 値 | text | |||||
| 資源タイプ・ローカル表示コード | ||||||
| 値 | 01 | |||||
| URL | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | http://ci.nii.ac.jp/naid/110006624723 | |||||
| コメント | ||||||
| 値 | 本文データは学協会の許諾に基づきCiNiiから複製したものである | |||||
