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スレッド制御回路を持つオンチップ・マルチプロセッサの構成(<特集>並列処理)
http://hdl.handle.net/2298/18846
http://hdl.handle.net/2298/18846b480998d-aab4-4073-90fa-2be811ca1121
| 名前 / ファイル | ライセンス | アクション |
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110002722174.pdf (872.8 kB)
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| Item type | 学術雑誌論文 / Journal Article(1) | |||||
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| 公開日 | 2011-05-13 | |||||
| タイトル | ||||||
| タイトル | スレッド制御回路を持つオンチップ・マルチプロセッサの構成(<特集>並列処理) | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ | journal article | |||||
| 著者 |
飯田, 全広
× 飯田, 全広× 久我, 守弘× 末吉, 敏則 |
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| 別言語の著者 |
飯田, 全広
× 飯田, 全広× Kuga, Morihiro× Sueyoshi, Toshinori |
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| 内容記述 | ||||||
| 内容記述 | エンベデド・コア・ベースの設計手法を用いることにより, システム・オン・シリコンが実現可能になってきた.そこで, ハードウェア化したスレッド制御機構をFPGA(Field Programmable Gate Array)上に実装するオンチップ・マルチプロセッサの方式を検討した.スレッド制御機構のハードウェア化は, ソフトウェアとの互換性を残したまま同期やスケジューリングをハードウェアで実行することから高速化が期待できる.本稿ではスレッド制御機構の方式検討, 回路規模の概算, そして性能評価結果を示した.その結果, シミュレーションによって動作を確認するとともに, 回路規模が実現可能な範囲にあり, 性能はソフトウェアでの実行に比べて約17〜60%程度削減できたことを示す. | |||||
| 内容記述 | ||||||
| 内容記述 | The embedded-core based design method is able to implement the System On Silicon. Therefore, we are examining a method of realizing a thread control mechanism implemented as hardware on the FPGA area into the On Chip Multiprocessor. The hardwired thread controller can speedup the scheduling and synchronizing between threads, and it's able to maintain the compatibility with it using software at the same time. In this paper, we describe the spec. of the thread controller, we also make a rough estimate for a required FPGA area for the thread controller, and describe a performance compared with software's it. | |||||
| 書誌情報 |
情報処理学会論文誌 巻 39, 号 6, p. 1613-1621, 発行年 1998-06-15 |
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| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00116647 | |||||
| 権利 | ||||||
| 権利情報 | 一般社団法人情報処理学会 | |||||
| 情報源(ISSN) | ||||||
| 関連名称 | 03875806 | |||||
| フォーマット | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | application/pdf | |||||
| 形態 | ||||||
| 872789 bytes | ||||||
| 著者版フラグ | ||||||
| 出版タイプ | VoR | |||||
| 日本十進分類法 | ||||||
| 主題Scheme | NDC | |||||
| 主題 | 548 | |||||
| その他の言語のタイトル | ||||||
| その他のタイトル | On Chip Multi-processor with Hardwired Thread Controller(Special Issue on Parallel Processing) | |||||
| タイトル（ヨミ） | ||||||
| その他のタイトル | スレッド セイギョ カイロ オ モツ オンチップ マルチ プロセッサ ノ コウセイ | |||||
| 出版者 | ||||||
| 出版者 | 一般社団法人情報処理学会 | |||||
| 資源タイプ | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 論文(Article) | |||||
| 資源タイプ・ローカル | ||||||
| 雑誌掲載論文 | ||||||
| 資源タイプ・NII | ||||||
| Journal Article | ||||||
| 資源タイプ・DCMI | ||||||
| text | ||||||
| 資源タイプ・ローカル表示コード | ||||||
| 01 | ||||||
| URL | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | http://ci.nii.ac.jp/naid/110002722174 | |||||
| コメント | ||||||
| 本文データは学協会の許諾に基づきCiNiiから複製したものである | ||||||
